Тема №4. Проектування комп`ютерних систем на рівні топології кристалу
Основні аспекти проектування та формати представлення результатів моделювання та проектування
Потік проектування VLSI рівня топології кристалу. Стилі дизайну VLSI рівня топології кристалу. Формування списку з’єднань (NetList) на основі RTL-моделі. Планування частин кристалу (Floorplanning). Розміщення компонентів (Placement). Трасування з’єднань (Routing). Формування масок (Layout Generation). Масштабування елементів топології та характеристик режиму функціонування кристалу. Netlist-, EDIF-, DEF-, LIB-, DB-, LEF-, TF-, TLU-, IO-, SDC-, SDF-, VCD-, SPEF-, SPF-, GDS-, GDSII- та OASIS-формати даних процесу проектування. Використання мов TLC, Perl та Python для формування сценаріїв автоматизації процесу проектування. Використання SPICE/PSPICE для моделювання.
Базові засоби автоматизованого проектування на рівні топології кристалу
Застосування засобу Genus Synthesis Solution (Cadence) та засобу Design Compiler (Synopsys) для синтезу на основі RTL-опису проекту. Застосування засобу Virtuoso Schematic Editor (Cadence) для внесення змін у проект. Застосування засобу Innovus Implementation System (Cadence) та IC Compiler II (Synopsys) для розміщення компонентів кристалу та трасування. Застосування засобу Virtuoso Layout Suite (Cadence) для роботи з макетом кристалу. Інші засоби.
Верифікація проекту (англ. Signoff)
Функціональна верифікація проекту. Задача функціональної верифікації. Застосування засобів Incisive Enterprise Verifier (Cadence) та Xcelium Logic Simulator (Cadence). Застосування засобу SpyGlass (Synopsys). Інші засоби.
Верифікація аналогової частини проекту. Застосування засобів Virtuoso ADE Product Suite (Cadence) та Spectre Simulation Platform (Cadence) для верифікації аналогової частини проекту.
Модифікація проекту для тестоздатності (DFT Insertion). Концепція DFT (англ. Design For Testability). Концепція ATPG (англ. Automatic Test Pattern Generation) . Засоби TetraMax/TestMax (Cadence). Універсальна методика верифікації (англ. Universal Verification Methodology, UVM).
Формальна верифікація. Задача формальної верифікації. Засіб Conformal Equivalence Checker (Cadence). Інші засоби.
Статичний часовий аналіз. Форми статичного часового аналізу. Засіб Tempus Timing Signoff Solution (Cadence). Засіб Primetime-SI (Synopsys) для відстеження цілісності сигналів (англ. Signal Integrity).
Верифікація живлення. Аналіз спаду напруги (англ. IR-Drop) на ланках проекту. Засіб Voltus IC Power Integrity Solution (Cadence). Засіб PrimePower (Synopsys).
Фізична верифікація. Огляд концепцій фізичної верифікації. Перевірка правил проектування (англ. Design Rule Checking) та засіб Calibre nmDRC (Siemens, Mentor Graphics). Відповідність макету схемі (англ. Layout Versus Schematic) та засіб Calibre nmLVS (Siemens, Mentor Graphics).
Екстракція негативних побічних ефектів (англ. Parasitic Extraction) та їх усунення
Екстракція негативних побічні ефектів та їх усунення. Формування схеми (англ. Circuit Extraction) з топологічної моделі. Екстракція негативних побічних ефектів (англ. Parasitic Extraction). Усунення негативних побічних ефектів.
Засоби екстракції негативних побічних ефектів. Засіб Quantus Extraction Solution (Cadence). Інші засоби екстракції негативних побічних ефектів.
Проектування для процесу виробництва (англ. Design for Manufacturing)
Процес виробництва та виробничо залежні ефекти. Огляд процесу виробництва. Вплив ефектів процесу травлення (англ. Effects of Etching Process). Хіміко-механічна планерезація (англ. Chemical Mechanical Planarization) . Особливості процесу літографії (англ. Lithography). Вплив варіації ширини металу (англ. Metal Width Variation) та варіації товщини металу (англ. Metal Thickness Variation). Огляд інших виробничо залежних ефектів.
Засоби усунення виробничозалежних ефектів. Засіб Calibre YieldEnhancer (Siemens, Mentor Graphics). Засіб Calibre YieldAnalyzer (Siemens, Mentor Graphics). Засіб Calibre CMPAnalyzer (Siemens, Mentor Graphics). Засіб Calibre LFD (Siemens, Mentor Graphics).